SDRAM的125M CLK 的两倍频跟三倍频会超标较严重，寻求解决方法！

aluminu · 发表于 2008-11-15 17:33

广东安规检测
有限公司提供：

125M 多半是網路設備裝置最難修改的頻率 .....

timothy · 发表于 2008-11-15 18:30

引用第11楼aluminu于2008-11-15 17:33发表的 :2 d" F2 q5 Q3 b) T9 }2 Z8 C" h- d
125M 多半是網路設備裝置最難修改的頻率 .....

楼主都说是SDRM的CLK问题，你别扯远了。

aluminu · 发表于 2008-11-15 21:32

我想改過網路設備EMI 的皆知 10/100/1G 內部的 LAN部份多半會帶出 125M的倍頻

這是可驗證的.............

timothy · 发表于 2008-11-15 21:37

引用第13楼aluminu于2008-11-15 21:32发表的 :
7 Z9 w+ x. ?( e" ?我想改過網路設備EMI 的皆知 10/100/1G 內部的 LAN部份多半會帶出 125M的倍頻
9 D2 [/ a8 ?$ W' V- R# {- R) Z+ _
+ I6 b0 q' P1 k( f這是可驗證的.............

这个当然是不错的。10/100M主频是25。1000M是125。
可这和SDRAM是两回事，你别搞错了.
难道240M FAIL就一定是USB吗？

pwu5 · 发表于 2008-11-17 12:08

幾個建議方案 :
            a. SDRAM and Flash與Main chip放在同一層且盡可能靠近Main Chip.

            b. SDRAM clock與main chip之間的trace越短越好,且不要穿層(走在同一層上)

            c. 測一下附近的ripple是否很高(尤其是VCC and GND),依您所述,可能有broad band noise在
      100~300MHz左右,如真有此band,則建議先解決VCC and GND的問題(VCC過高,請以高容
      電值電容解決;GND ripple過高則運\用接地性或隔離性解決,此部份要看實測狀況,有些時候增
      加接地性可能無效,因為可能在那附近的ripple過高,此時就不適合接地性,反而適合隔離解決)

            d. 於SDRAM靠近Main chip端加Bead(選Z and R交叉點在100~200MHz之間且impedance在
      100 ohm以下,impedance不要太大,以免影響Vpeak level) and capacitor(約10p~27pF左右
      ,而且要看是否影響到function)

            e. Data trace靠近Main chip端加約22 ohm左右的電阻

      f.  增加LCD panel與Main board之間的接地性

      g. 兩個不同的電源層上利用100pF~1000pF左右的電容接在一起

      h. Main chip / SDRAM / Flash的下一層應為GND plane

            i. Trace儘可能不要走到VCC plane,因為他們為高速數碼電路,若不得以,則將此區域挖空給
      這些線路走線用

      j.  減少LCD的RGB trace的走線距離,並遠離高速數碼電路

      k. LCD背光引線遠離Main board,且一定要遠離幾個主要的IC; 看一下拔掉引線後,
                  100~200MHz的band是否會變低,如果會的話,則在LED+ and -纏成絞線且更要遠離Main
                  Board; 也可試著在LED+ and LED-加high u 電容解決,不過要注意是否影響影像

      l.  電源引線的源頭利用Scope量一下ripple是否過高,若過高則在源頭加Bead or
                  Common mode choke or Capacitor解決,若無法則需加Core.

   以個人經驗覺得可能跟SDRAM clock無關,應該跟LCD訊號有關,不過因為無實際參與您的測試,
  無僅能依您所述判斷,

timothy · 发表于 2008-11-24 08:58

引用第15楼pwu5于2008-11-17 12:08发表的  :
0 |. ]! a& X8 o- i6 r幾個建議方案 :
' r3 F4 s+ E$ L4 F- k             a. SDRAM and Flash與Main chip放在同一層且盡可能靠近Main Chip.9 v2 y9 }- F4 ^

/ Q7 O# `( m& g  n, T, \             b. SDRAM clock與main chip之間的trace越短越好,且不要穿層(走在同一層上)
6 c: U9 P) }7 l+ I  N5 f: R7 v# V$ E- A. Y
.......

楼上应该是搞EMC design的，想法是一些理论的，固定有说服力，但实际测试还是要根据测试结果来定，你讲的一些东西似乎跟主题有差距，人家既然都说了是SDRM 125M CLK，说明他应该有debug过。我们而不是误导他方向。

pwu5 · 发表于 2008-11-24 16:00

感謝版主的討論..

我是搞EMC design,test and debug的,我只是依經驗來判斷,我也了解樓主有測試過,我只是怕他搞錯方向的建議,...
很多時候自己找到的方向不一定就是方向,僅提供幾個方向給他,能不能relayout,是否我所述...則當然是需要當時測試與
判斷才能得知,

timothy · 发表于 2008-11-24 17:03

引用第17楼pwu5于2008-11-24 16:00发表的 :
: o7 z: ~( i' q; ^感謝版主的討論..8 `# r* B4 o1 S! B" P1 @& Y& K$ Y0 |* o
9 m9 l& O" |$ S8 a
我是搞EMC design,test and debug的,我只是依經驗來判斷,我也了解樓主有測試過,我只是怕他搞錯方向的建議,...
" Z) g/ z m* t7 C很多時候自己找到的方向不一定就是方向,僅提供幾個方向給他,能不能relayout,是否我所述...則當然是需要當時測試與; d: J2 {, q, _3 {, e: M
判斷才能得知,

呵呵，你别误会，我没有其他意思。既然你是做EMC DESIGN的，我以后还得请教你这方面的问题。不知道你对于消费性电子的ESD性能设计有没有经验，类似于MP3，DC类的。。。

pwu5 · 发表于 2008-11-24 17:20

我沒別的意思..說過是討論了..所以難免會有不一樣的反應..別在意啦..

我也曾做過ESD對策改善,所以若有問題可以提出來大家做個討論,不然就失去這個站的意義嘍..^_^

yangzhenling · 发表于 2008-12-7 01:49

严重学习中。。。。

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